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La tecnica di tagliare singole unità dai wafer e poi confezionarle è stata per decenni la norma per il confezionamento di circuiti integrati a semiconduttore. Tuttavia, questo approccio non è attualmente adottato dai principali produttori di semiconduttori a causa degli elevati costi di produzione e della crescente componente RF dei moduli odierni. Così, l’emergere del packaging a livello di wafer (WLP) ha portato a un cambiamento di paradigma nello sviluppo di imballaggi a basso costo. WLP è una tecnologia di confezionamento a livello di wafer prima del taglio dei dispositivi di confezionamento di wafer.
Utilizzando strumenti e processi standard, Il WLP funge da estensione del processo di produzione dei wafer. Infine, il WLP DIE prodotto avrà un pad metallizzato sulla superficie del chip e un punto di saldatura depositato su ciascun pad prima del taglio del wafer. Questo, a sua volta, rende WLP compatibile con i tradizionali processi di assemblaggio PCB e consente il test del dispositivo sul wafer stesso. Di conseguenza, è un processo relativamente basso ed efficiente, soprattutto quando la dimensione del wafer aumenta e il DIE del chip si restringe. Negli ultimi decenni la dimensione dei wafer è aumentata, da 4, 6, E 8 pollici di diametro a 12 pollici. Ciò si traduce in un aumento del numero di DIE per wafer, che abbassa i costi di produzione. In termini di prestazioni elettriche, Il WLP è superiore ad altre tecnologie di imballaggio, nel senso che una volta integrato un dispositivo WLP in un modulo RF denso, ciò si traduce in una significativa riduzione dell'accoppiamento parassita EM perché l'interconnessione tra il dispositivo e il PCB è relativamente breve, a differenza dell'interconnessione wirebonded utilizzata in alcuni tipi di tecnologie CSP.
Tecnologia flip-chip del chip WLP
Tecnologia flip-chip, nota anche come connessione del chip a collasso controllato (C4), è una delle numerose tecnologie di assemblaggio di chip sviluppate da IBM negli anni '60. Sebbene la tecnologia di imballaggio basata sul wire bonding sia più flessibile in termini di capacità induttiva gratuita per il debug di laboratorio dopo la creazione dell'hardware, e fornisce anche una buona conduttività termica, l'uso di rigonfiamenti di saldatura nella tecnologia di confezionamento flip-chip fa sì che la connessione elettrica tra il substrato del pacchetto e il chip fornisca una relativa riduzione delle dimensioni, latenza ridotta, e un migliore isolamento in termini di pin di ingresso e uscita. Figura 1 illustra la struttura di base del chip DIE sul substrato, con una sfera saldante nella parte superiore della colonna di Cu che cresce sulla superficie del chip. Il giunto di saldatura è solitamente incapsulato con un composto riempitivo per stampi per fornire supporto meccanico al giunto di saldatura.
Tecnologia flip-chip del chip WLP
Pacchetto livello chip WLP
Confezione di scaglie di chip (CSP) è uno dei metodi di confezionamento più comunemente utilizzati nell'industria della microelettronica e dei semiconduttori. Mentre diversi tipi di tecnologie CSP sono già disponibili per i produttori di microchip, nuovi tipi continuano ad emergere per soddisfare la domanda di prodotti che supportano nuove funzionalità e nuovi prodotti specifici per l'applicazione. Questi requisiti di imballaggio possono variare a seconda del livello di affidabilità richiesto, costo, funzionalità aggiuntive, e dimensioni complessive. Come suggerisce il nome, la dimensione del package del CSP è più o meno la stessa della dimensione del DIE del chip, che è uno dei suoi principali vantaggi. Adottando il processo di produzione WLP, Il CSP viene costantemente sviluppato per ottenere il minor rapporto possibile tra dimensioni confezione e matrice. Come mostrato nella Figura 2, la matrice della griglia di sfere (BGA) Lo stile CSP nel pacchetto consente diverse interconnessioni semplificando al tempo stesso il cablaggio del PCB, aumentare la produttività dell'assemblaggio di PCB e ridurre i costi di produzione.
Imballaggio a livello di wafer
Altre tecnologie di incapsulamento
Esistono diverse altre forme di confezionamento di circuiti integrati integrati che consentono un'integrazione perfetta in pacchetti di moduli personalizzati per l'applicazione. Pacchetto appartamento quadruplo (QFP) è una delle prime tecnologie di package IC a montaggio superficiale,dove la struttura del pacchetto è composta da quattro lati con cavi di interconnessione estesi, come mostrato nella Figura 3(UN). I conduttori rialzati sono collegati al telaio del pacco per formare un metallo-isolante-metallo (MIM) condensatore di tipo tra i conduttori e il chip DIE metallico, che può essere utilizzato come elemento di corrispondenza. Questa tecnica è adatta per circuiti integrati di dimensioni millimetriche in cui il numero di pin periferici nel pacchetto può raggiungere più di 100 perni. Esistono diversi derivati di questo tipo di incapsulamento, a seconda del materiale utilizzato, come il pacco piatto quadruplo in ceramica, confezione piatta quadrupla sottile, confezione piatta quadrupla in plastica, Confezione piatta quadrupla in plastica) e confezione piatta quadrupla in metallo (MQFP). Il QFN, Quad piatto senza piombo, mostrato in Fig. 3(B) è una delle numerose tecnologie di imballaggio a montaggio superficiale formate da un telaio piatto in piombo di rame e un imballaggio in plastica utilizzato come cuscinetto di trasferimento del calore per il radiatore. Per le interconnessioni è possibile utilizzare anche il wire bonding, e poiché le linee di collegamento non sono solo conduttori ma anche induttori, generalmente influenzano le prestazioni dei dispositivi con questa tecnica di incapsulamento, a meno che non sia considerato parte della progettazione complessiva. Sebbene il QFN sia un'interconnessione composta da quattro lati, il biplano senza led guida (DFN) sono comparsi anche e formano entrambi i lati dei conduttori del piano di interconnessione.
