Proiectare PCB, Fabricație, PCB, PECVD, și selecția componentelor cu un serviciu unic

Descărcați | Despre | Citat | Harta site-ului

Analiza defecțiunii regulatorului de abandon scăzut. - UGPCB

PCB Tech

Analiza defecțiunii regulatorului de abandon scăzut.

În procesul de montare pe suprafață PCBA, diverse componente electronice deseori defectează. Astăzi, împărtășim un studiu de caz privind analiza defecțiunii unui regulator liniar 3A, explicând cum să priviți dincolo de suprafață și să identificați rapid defecțiunea.

1) Descrierea defecțiunii cipului: Vin este scurtcircuitat la masă.

Vin este scurtcircuitat la masă.

Vin este scurtcircuitat la masă.

2) Analiza defecțiunilor dispozitivului: Cipul a experimentat un EOS (suprasolicitare electrică) defecțiune confirmată de testarea IV cu Vin scurtcircuitat la masă.

Testul IV confirmă scurtcircuitul Vin la masă.

Testul IV confirmă scurtcircuitul Vin la masă.

Nu au fost observate anomalii evidente în aspect sau scanare acustică, dar radiografiile au evidențiat suspecte de deteriorare a arsurilor.

Bănuit că ar fi fost ars

Bănuit că ar fi fost ars

La deschiderea capacului, s-a descoperit că epuizarea EOS a cipului a fost cea mai gravă la pinul VCNTL, mai degrabă decât la Vin.

EOS-ul cipului a fost ars

EOS-ul cipului a fost ars

EOS-ul cipului a fost ars

EOS-ul cipului a fost ars

3) Analiza cauzei principale: Se suspectează că stresul de supratensiune introdus de VCNTL a cauzat defecțiunea chipului. Pinul VCNTL este definit ca un pin de intrare, care ar putea suferi stres de supratensiune.

VCNTL introduce stres electric excesiv care duce la defecțiune

VCNTL introduce stres electric excesiv care duce la defecțiune

O analiză ulterioară a arătat că morfologia metalului de-a lungul legăturii VCNTL-VIN părea topită, iar măsurarea IV-ului între VCNTL și VIN a arătat un scurtcircuit. Prin urmare, cipul a eșuat din cauza stresului de supratensiune introdus de VCNTL. Analiza diagramei bloc logice a cipului a corelat fenomenul de defecțiune cu funcția sa logică.

Diagrama logică a cipului

Diagrama logică a cipului

Îndepărtarea stratului superior de metal a clarificat că defecțiunea cipului a fost într-adevăr cauzată de stresul de supratensiune introdus de VCNTL.

VCNTL introduce stres electric excesiv care duce la defecțiune.

VCNTL introduce stres electric excesiv care duce la defecțiune.

VCNTL introduce stres electric excesiv care duce la defecțiune.

VCNTL introduce stres electric excesiv care duce la defecțiune.

4) Confirmare la nivel de consiliu: După analiză, s-a confirmat că deteriorarea altor dispozitive periferice de pe placă a determinat ca tensiunea de pe pinul VCNTL să depășească valoarea specificată a acestuia. De aici, acest cip a fost un “victimă.”

EOS este cel mai frecvent fenomen întâlnit în analiza defecțiunilor. Identificarea cauzei principale prin simptomele eșecului EOS este o provocare și necesită analiștilor să aibă o gândire logică clară și cunoștințe extinse.

Prev:

Următorul:

Lasă un răspuns

Lăsaţi un mesaj